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快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的fpga.因為這些芯片有比較差的可編輯能力，所以這些設計的開發是在普通的fpga上完成的，然后將設計轉移到一個類似于asic的芯片上。另外一種方法是用cpld（復雜可編程邏輯器件備）。 芯片選型要考慮的因素有：硬件資源，例如le個數、pll個數、ram個數；核心及外設電壓標準、功耗；軟件工具的功能對vhdl語言的支持；市場上專業開發板的支持。 本系統設計采用altera公司cyclonell系列的ep2c20q240c8型fpga.器件ep2c20q240c8片內資源豐富，邏輯單元共18752個，最大用戶輸入輸出引腳為142個，器件ep2c20q240c8還內嵌ram,共208 kb,包含4個pll,同時支持nios軟核處理器。ep2c20q240c8型fpga的核心電壓是1.2 v,i/o電壓是3.3 v.而綜合軟件則使用altera公司的quallusⅱ6.1. 4 實驗驗證 將該bp網絡用來實現函數逼近，取網絡為l-5-l（輸入、輸出層神經元數為1,隱層神經元數為5），本系統測試了很多函數，現將其
ns，內部具有544字的ram、224k字的可尋址存儲空間、雙10位模／數轉換器、28個獨立可編程的多路復用i／o引腳、1個異步串行通信口(sci)，以及1個同步串行通信口(spi)。其內部資源可以滿足系統對ttl信號和模擬信號的采集需求，通過外接arinc429、紅外和藍牙專用接口芯片，實現arinc429數據信號的采集和兩種無線方式的通信。 fpga是輔助控制器，其核心為fifo和邏輯控制電路，用于完成dsp和cf卡間數據傳輸。選用altera公司cycloneli系列的fpga芯片ep2c20q240c8。它具有142個用戶可使用i／o引腳、52個m4k嵌入式陣列塊和18752個邏輯單元。dsp和fpga豐富的內部資源很好地滿足了系統設計的需要。 系統主要包括數據存儲和數據下載兩大功能： ①數據存儲。dsp實現對2路arinc429信號、16路模擬信號和10路數字信號的實時采集，并將數據實時存入fpga的fifo中。當fifo存儲了一定量數據時，fpga控制邏輯電路自動將fifo中的數據寫入cf卡中。 ②數據下載。首先，dsp將系統的藍牙和紅外模塊設置為從設備。當接收到工作人員
。本地相關序列(存放在rom中)與發送端發出的lfm序列相同，rom的容量也是256×8 b。 每完成一次a／d采樣，得到的8 b數據存入fifo，然后執行一次相關運算，得到256個16 b的數據，然后將這256個數據相加，即得到此時刻對應的相關值(用24 b存儲)。對得到的連續256個相關值構成的序列處理后求最大值，即可判決出接收到lfm信號的位置。 3實驗結果 為驗證lfm信號在水聲通信中用作同步信號的性能，在實驗室水池進行了相關實驗。實驗中使用的fpga為cycloneⅱep2c20q240c8，考慮到半雙工通信的情況，lfm信號的產生與檢測在同一片fpga中實現，共使用了3 693個邏輯單元(logic elements，le)，占ep2c20芯片總le的20％。實驗系統的基本框圖如圖6所示。 圖7的示波器型號為tds2024，各通道觀測的信號如下： ch1為發送端發出的lfm信號。由于d／a輸出的信號經過帶通濾波器濾波，因此信號的高頻和低頻部分有衰減。 ch2為接收信號(換能器輸出的信號經過5 000倍放大和帶通濾波處理后)。 ch3為接收端fpga
能ic的外圍電路設計；中間層是sopc系統層，其設計主要有niosⅱ軟核處理器的配置和添加，選擇各種可定制的外設ip核和自定義所需模塊，將定制好的各個外設模塊與avalon總線進行連接，并為分配外設地址及中斷，最后經編譯、綜合生成可在fpga內實現相應功能的sopc系統模塊；最上層的是軟件層，主要是niosⅱ軟核處理器運行的軟件程序，是用c／c++代碼編寫的，包括μc／os-ⅱ實時操作系統，設備的驅動程序和應用程序。 本系統選用的fpga芯片是altera公司所推出的cycloneⅱ系列的ep2c20q240c8。該芯片采用90 nm工藝制造，最大可用i／o管腳142個并內嵌26個乘法器塊，支持使用altera公司的sopc builder工具嵌入niosⅱ軟核處理器。系統整體架構，如圖1所示。 圖1 嵌入式數字音頻agc系統整體框圖 2 數字音頻agc算法的設計與實現 嵌入式數字音頻agc系統的核心就是音頻agc算法的設計，音頻agc是音頻自動增益控制算法，是一種根據輸入音頻信號水平自動動態地調整增益的機制，agc算法的好壞直接反映在處理后輸出的音頻聽覺感知效果。 2．1 算法
以從零輸入到相對輸入功率15db。 3 仿真結果及硬件資源占用 用 matlab 對預失真系統進行仿真。基帶ofdm 信號采用16qam 調制，放大器采 用saleh 模型，其am/am 與pm/am 的歸一化特性函數分別為： 仿真結果如圖 2，3，4。由圖2 和圖3 可以看出經過預失真后放大器的增益衰減和相位 偏移得到了有效的補償。圖4 顯示了放大器的輸出頻譜，可見預失真有效改善了頻譜形狀。 在 fpga 上實現預失真系統。采用altera 公司cycloneⅱ系列的ep2c20q240c8 器件， 用verilog 語言描述，quartusⅱ5.1 進行綜合。系統能達到的最大最大時鐘頻率為30.67mhz， 占用了 4,574 個le(24%)，16,986 個memory bits(7%)。 4 結論 設計的預失真系統是存在可變系數的，可變的系數即為各區間端點值。只要給各端點 設定了一定的值，就可以得到一個具有特定非線性特性的系統。這個系統具有很大的靈活性， 基本適用于所有非記憶性放大器模型。在hpa 特性未知的情況下，仍可以通過系數的調整 實現對各種不同類
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