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時產生行脈沖信號，對行脈沖信號計數產生幀周期；在電荷轉移階段幀轉移脈沖φp1～φp4(行轉移控制信號φm1～φm4)組成第二部分內循環，信號間的時序關系由主時鐘分頻、移位實現。 在設計上，需要注意以下兩點： (1)幀轉移脈沖φp1～φp4的占空比為5：3，因此先用一個八進制的計數器設計出占空比為5：3的脈沖，再由幀時鐘φa的控制及移位操作來實現其嚴格的時序。 (2)對于φa和φp1～φp4，手冊上對其波形的邊沿變化時間有限制，對于時間上限，由于信號從fpga輸出之后是通過驅動器el7212驅動后送入ccd的，而el7212輸出波形的上升及下降時間的最大值已滿足此上限要求；對于時間下限，可在ccd管腳附近增加電容和電阻調節波形邊沿的陡峭度來滿足要求。 1．3 ccd驅動時序的仿真 設計采用ise 10．1自帶的仿真工具對時序進行仿真，并對xilinx公司的fpga芯片xc3s50進行配置下載，通過功能仿真驗證設計的可行性。驅動時序的仿真結果如圖2，圖3所示。 由圖可見，設計完成了ccd對驅動信號的要求。 2 電源變換電路 ccd電路的工作電壓取
ccd512h正常工作時需要11路驅動信號，這包括加在感光區的三相時鐘脈沖a1，a2，a3;加在存儲區的三相時鐘b1，b2，b3；加在讀出寄存器的三相時鐘c1，c2，c3；清除殘留電荷的復位脈沖ret；箝位脈沖clamp。以上驅動信號均由fpga產生時序，但其時序不能直接輸送給ccd芯片，一方面因為ccd驅動電平比較特殊；另一方面，ccd各移位寄存器等效于容性負載，而且各級容性負載不盡相同，所要求的驅動電流也不相同。所以在驅動電路的選擇上，應選擇具有較高電容負載驅動能力和較高工作頻率，該設計選用el7212。 3 數據采集處理 3．1 a／d變換電路 3．1．1 a／d芯片介紹 a／d芯片是數據采集系統的核心器件，數據采集系統性能在很大程度上取決于a／d芯片的性能。根據項目要求a／d器件的分辨率應為12位，轉換速率為16 mhz，共16路，故選用高速a／d芯片ad9942。因它可實現兩路模擬信號的40 mhz速率相關雙采樣(cds)，0～18 db 9 b可變增益放大(vga)，40 msps模／數轉換器(adc)，多極暗電平箝位控制。ad9942功能框圖如圖2所示。
單端輸出模式下， 水平移位時鐘對應圖像傳感器的管腳連接如下： h1=h1s(5)+h1bl(4)+h2br(9); h2=h2s(7)+h2bl(3)+h1bl(8)。h1，h2，r 共用一片74ac04 驅動器，每個時鐘使用兩個門驅動，再配合濾波電容和鉗位電路便可以實現對面陣ccd 的水平 和復位驅動。 垂直轉移需要 v1、v2 兩相驅動時鐘，其中v2 為三電平，因為fpga 產生的信號只有‘0’ 和‘1’兩種狀態，所以需要將信號v2 分解成v2hm 和v2ml 兩個信號。v1 通過一片el7212 進行驅動，配合濾波電容和鉗位電路實現。 v2 驅動器選用一片max4426，通過v2hm 控制其 電源端（將v2hm 反向）。當v2hm 為高的時候，max4426 產生峰峰值9v 的輸出信號，當 v2hm 由高變低時，max4426 的電源端被升到18v，從而產生出滿足要求的三電平信號v2。 電子快門脈沖電壓為 vab~vab+40v（峰峰值為40v），使用分立元件產生，具體電路的原 理圖如圖2 所示。 5、ccd 驅動時序設計 kai-0340s工作需要6路驅動信
ccd out通常需要做電壓轉換及驅動你可能是用了不同的測試儀器或是不同阻抗的輸入端。由于ccd的負載能力過弱，因些業界采用pin－driver的方式做緩沖處理，el7202，el7212，el7457是較常用到的驅動轉換芯片。
用場效應管和電感使用一個比較大的高頻電感作為場效應管的漏極負載，這樣可以在開關工作狀態的場效應管漏極產生很高的輸出電壓，之后是阻抗匹配電路和壓電陶瓷連接。電壓不夠可以采用兩個這樣的電路推挽輸出。場效應管驅動可以采用el7212。
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