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容量為128kbit。由于最大路數m=4，所以系統所需的ram最大容量為4×128kbit= 512kbit。而ep1c6內部只有80kbit的ram，所以選擇使用外接ram的方法，本系統選用inbond公司的w24l01，其容量為1024kbit。通過vhdl實現系統功能 系統采用自頂向下的eda設計流程，利用vhdl語言編程實現系統功能。 發送部分主要由鎖相環模塊、分路模塊、成幀模塊、crc校驗模塊和串行擾碼模塊組成。在主時鐘模式下，由本地晶振經有理數分頻產生n×64khz時鐘和2.048mhz時鐘，n×64khz時鐘作為hdlc數據的時鐘產生源，n×64kbps的hdlc先經過串/并轉換,并寫到m個緩存器中，然后用2.048mhz時鐘讀出，并將其插入到e1幀相應的時隙中，組成m路e1信號，并經過crc-4校驗，最后經過串行擾碼，發送出去。在從時鐘模式下，n×64khz時鐘由hdlc提供，2.048mhz時鐘由鎖相環模塊從n×64kbps的hdlc中提取。時鐘模式的選擇及m、n的數值都可以在fpga內部通過vhdl語言編程設定。 接收部分包括鎖相模塊、幀頭檢測模塊、解擾碼模塊、讀
左右。由于語音特點因人而異，環境噪聲和外界干擾情況又常有不同，所以上述的噪聲抑制三參數經常需要在語音通信的過程中進行調節。在使用模擬噪聲抑制電路時，這些參數是用電位器或開關來調節的。在使用模擬噪聲抑制電路時，這些參數是用電位器或開關來調節的。采用數字化噪聲抑制技術后，通過軟件就可以設定和調節這些參數了。2 語音信號的數字化采用數字化噪聲抑制技術，必須先將語音信號數字化。模擬語音信號的數字化有多種方法，最通用的是按照g.711標準進行pcm編碼[1]。對于頻帶為300～3400hz的語音信號，采用2.048mhz的取樣時鐘，以8khz的速率進行8位取樣，取樣數據按a律編碼，偶數位交替反轉。多路語音信號可以分配不同的取樣時隙，32個時隙（125μs）組成一幀。pcm編解碼芯片選用national semiconductor公司的tp3094[2]。該芯片為44引腳plcc封裝，單一5v供電，集成了四路pcm編解碼電路，壓擴方式為a/μ律可選，片內自帶電壓基準、低通接收濾波器和帶通發送濾波器，通過外接電阻可以調節輸入信號的增益。tp3094可采用長幀和短幀兩種同步方式，外接幀信號和2.048mhz的時鐘即可
要求產生沖突時(設置時間和保持時間)將產生亞穩態，觸發器的最終輸出是未知的，并使整個設計處于不確定狀態。如果有一級邏輯要將數據異步地發送到另一級，圖3所示的情形將不能滿足觸發器的設置和保持時間要求。確切地說，如果設計中含有異步邏輯將有可能會產生亞穩態。在處置異步資源時必需非常小心，因為這可能產生一些很嚴重的問題。 圖三 多時鐘設計 本文以電信應用中的e3多路復用/解復用設計為例。如圖4所示，多路復用器接收來自一組獨立線路接口芯片的16個獨立e1信道，每一個信道都工作于2.048mhz；經復用后，這些e1流組合成4個e2流，分別工作在8.0448mhz；4個e2流最后組合成一個e3流，以34.368mbps的速率串行發送出去。在接收端執行相反的操作：解復用器從e3流提取4個e2數據流，然后從e2流提取16個e1流，最終將e1流發送到接收端的線路接口芯片。 圖四 這些e1線路接口在發送和接收時都獨立工作，因此2.048mhz的時鐘速率可以有+/- 20ppm的偏差。同樣，因為大多數系統同時發送和接收數據，分立的多路復用器和多路解復用器將提供2個獨立的e3流
號及時序規范所作的定義，st-bus是一種傳輸數字信息的高速同步串行通信總線，總線接口所需信號有幀同步信號、位時鐘信號和串行數據信號。幀同步信號主要有類型0和類型1兩種：類型0的同步脈沖僅出現在幀的開頭，如圖1所示，總線上各部件將之作為重要參考信號并由此決定何時開始接收或發送數據流；類型1的同步脈沖需要維持一個完整的時隙周期(即8個位時鐘周期)，在此期間部件也要接收或發送信息數據，這種同步方式較少應用。st-bus定義了4種標準時鐘頻率，即16.384mhz、8.192mhz、4.096mhz和2.048mhz，其中每一種時鐘頻率均可作為部件的內部時鐘，不過任意時刻只能選擇其一，自適應系統在設計時采用了自動選擇模式。除頻率2.048mhz外，其它時鐘頻率總是數據速率的兩倍，即支持最大數據速率為8.192mbps。如果st-bus數據速率為2.048mbps，那么時鐘可以是2.048mhz或4.096mhz。由圖 1可知，一個完整st-bus的幀周期為125ms，而每幀又根據數據速率分為幾種不同的時隙總數。但是，為了與e1信號的時隙相對應，e1終端子系統常采用每幀32時隙的信號方式。 st-bus收發模
完全獨立的收發器，具備了連接四條e1線路所需的各種功能，并且還有一個tdm背板接口，用于在片內進行多路e1信號的交叉復用。該芯片是制作四路e1數字中繼接口的極佳選擇，可廣泛用于路由器、復用器、接入設備、數字程控交換機及信道服務單元（csu）與數據服務單元（dsu）中。ds21q59具有以下的性能及特點：·有4個完整的e1收發器； ·遠程及近程liu，且接收靈敏度可調，最低為-43db，最高為0db；·32/128位的無晶振抖動抑制器，用于消除時鐘或數據的相位抖動；· 片內的系統時鐘合成器能夠產生2.048mhz、4.096mhz、8.192mhz及16.384mhz等幾種時鐘，用于多路e1信號的交叉式pcm總線工作（ibo）方式；·支持隨路信令（cas）和公共信道信令（ccs）；·接收通路有兩幀容量的滑動緩沖存儲器,用于消除接收數據與背板異步時鐘之間的相位差和頻率差；·具備循環冗余校驗（crc）及偽隨機序列（prbs）的產生與檢測功能；·能夠檢測并產生遠端告警及ais告警；·四個收發器具有獨立的環回診斷能力，包括遠端環回、本地環回與幀環回；·多達59個寄存器可由用戶根據使用情況進行相關配置；·器件配置
應用，可以提供接收側的監控應用模式，通過設置mm0和mm1兩個寄存器，ds26502可以提供最高32db的接收增益，補償分壓后信號幅值降低的問題。需要注意的是，這種純阻性的損耗和增益與e1/t1傳輸線路上的電纜損耗特性不同。 ds26502的輸出端就是需要從線路中提取的2m同步時鐘。這個時鐘一路送入fpga進行處理，這樣可以提高靈活性，方便改變單板的管腳配置，另一路送入時鐘驅動器供本板其他器件使用。ds26502除了可以從線路中提取時鐘外，也可以接收itu g.703第10部分中規定的2.048mhz的同步方波時鐘。 同步狀態信息ssm(synchronization status message)用于在同步定時鏈路中傳遞定時信號的質量等級，使得sdh網和同步網中的節點時鐘通過對ssm的解讀獲取上游時鐘的信息，對本節點的時鐘進行相應操作(例如跟蹤、倒換或轉入保持)，并將該節點同步信息傳遞給下游。它采用4bit編碼，共16種信號，反映不同的質量等級。由于2mb/s信號傳輸距離長，又有同步狀態信息(ssm)功能，因此在同步網絡中優先采用2mb/s信號。ds26502可以在t1和e1模式
的原理結構如5所示。 4 fir濾波器的電路設計與仿真結果 在數字濾波器設計時，首先根據濾波器的頻率特性，選定濾波器的長度和每一節的系數。就目前的設計手段而言，對節數和系數的計算可以采用等波動remez逼近算法編程計算。但是，目前最好的方法還是使用使用的eda軟件來完成。在選擇了設計方法和設計要求后，計算出各節系數，并以圖形的直觀形式顯示幅頻、相頻、沖激響應和零極點圖。 圖6是一個采用等波動設計方法生成的均方根升余弦（rrc）fir濾波器的頻域特性。其中，滾降系數為0.35，輸入數據率是2.048mhz。 由于在數字濾波器中，各節系數字長有限，所以還要對計算出來的實系數進行量化處理，即浮點數向定點數轉換。系數量化后的頻域特性如圖7所示，量化字長為12。 比較圖6與圖7，不難看出，系數在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗證了量化后的頻域特性滿足設計要求和系數的有效性之后，就可以進行fpga電路的設計。 筆者采用流水線技術，根據得到的濾波器系數用vhdl語言編寫了濾波器程序。為了充分利用fpga中四輸入查找表的電路結構，一般采用每8節為濾波器的一個基本單元。設計中
美國德州儀器公司是一家國際性的高科技產品公司，是全球最大半導體產品供應商之一，一九九八年半導體產品銷量名列全球第五，其中dsp產品銷量全球排名第一，模擬產品位于全球第一。 1）tlc548/549 tlc548和tlc549是以8位開關電容逐次逼近a/d轉換器為基礎而構造的cmos a/d轉換器。它們設計成能通過3態數據輸出與微處理器或外圍設備串行接口。tlc548和tlc549僅用輸入/輸出時鐘和芯片選擇輸入作數據控制。tlc548的最高i/oclock輸入頻率為2.048mhz，而tlc549的i/oclock輸入頻率最高可達1.1mhz。 tlc548和tlc549的使用與較復雜的tlc540和tlc541非常相似；不過，tlc548和tlc549提供了片內系統時鐘，它通常工作在4mhz且不需要外部元件。片內系統時鐘使內部器件的操作獨立于串行輸入/輸出端的時序并允許tlc548和tlc549象許多軟件和硬件所要求的那樣工作。i/oclock和內部系統時鐘一起可以實現高速數據傳送，對于tlc548為每秒45,500次轉換，對于tlc549為每秒40,000次
還集成了前端跟蹤濾波器，以消除uhf、 vhf和fm波段之間的干擾。片內接收信號強度指示器(rssi)和溫度傳感器能夠實現快速、精確的掃描和搜索。rssi的精度為±2db，通過 i²c總線輸出數字形式的測量結果。器件具有極佳的-111dbm (典型值) fm靈敏度，fm相鄰信道性能滿足etsi en 55020標準。max2172采用3v單電源供電時僅消耗61ma (典型值)電流，在性能和功耗之間達到了最佳的平衡，是消費類電子和汽車應用的理想選擇。 max2172采用標準的2.048mhz if頻率，兼容大多數dab數字解調器。器件提供6mm x 6mm、40引腳tqfn無鉛封裝，工作在-40°c至+85°c擴展級溫度范圍?？商峁┰u估板以加速設計進程。
，該ic還集成了前端跟蹤濾波器，以消除uhf、vhf和fm波段之間的干擾。片內接收信號強度指示器(rssi)和溫度傳感器能夠實現快速、精確的掃描和搜索。rssi的精度為±2db，通過i²c總線輸出數字形式的測量結果。器件具有極佳的-111dbm (典型值) fm靈敏度，fm相鄰信道性能滿足etsi en 55020標準。max2172采用3v單電源供電時僅消耗61ma (典型值)電流，在性能和功耗之間達到了最佳的平衡，是消費類電子和汽車應用的理想選擇。 max2172采用標準的2.048mhz if頻率，兼容大多數dab數字解調器。器件提供6mm x 6mm、40引腳tqfn無鉛封裝，工作在-40°c至+85°c擴展級溫度范圍?？商峁┰u估板以加速設計進程。
lpc2132的pwm能完成這個任務嗎？我想用2132實現模擬的i2s接口，準備用16.384mhz.html">16.384mhz的晶振，利用pll，使得主頻為16.384×3mhz。然后通過一個pwm口輸出一個2.048mhz的方波作為i2s接口的時鐘。然后通過一個計數器對方波進行計數，256個方波產生一個中斷，在中斷中用程序控制fs信號和data in和data out信號。以前我是用avr單片機實現的。現在不知道2132是否可以實現。這里面涉及幾個問題：1、是否可以利用pwm輸出2.048mhz的方波？這里面設置匹配值為12，如果匹配，i/o輸出口取反，這個過程不產生中斷。是否能夠實現？2、用一個匹配值為24×256的通道，產生一個8khz的中斷，在中斷函數中實現控制fs，data in ,data out。這里面有一個問題，要求pwm匹配后立即重新計數，即在中斷過程中pwm繼續計數不停止。是否可以？3、請問2.048mhz的方波和8khz中斷是否能夠嚴格控制時序？電路已經畫好了，就等周公的芯片了，大家幫我分析一下，是否可以實現？
/延時50毫秒 ccr5=0xe0; delayms(50); ////延時50毫秒 ccr6=0x20; ccr6=0x23;}void ini21554(){ uchar i; sr1=0; sr2=0; rir=0; rcr1=0x20; //rsync is an input rcr2=0x06; //enable receive-side elastic store rsysclk is 2.048mhz tcr1=0xa8; //tsync is an input tcr2=0xf8; ccr1=0x44; //hdb3 enabled at both sides ccr2=0x00; ccr3=0x82; //enable transmit-side elastic store tsysclk is 2.048mhz ccr4=0; imr1=0x00; imr2=0x80; licr=0x54; //75 t
這個時鐘電路怎么頻率不對？這是從mc145481的數據手冊截下來的電路，用示波器測試發現輸出的2.048mhz正常，但本來該出8khz的時鐘測出4k來，會是什么原因？我用3.3v供電，查過74hc4060和74hc73的數據手冊，可以在2v下工作的。 * - 本貼最后修改時間：2007-2-3 17:17:29 修改者：ocon
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